lvds
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lvds是一种高速差分信号标准，FPGA接受时必须解决以下两个问题

- 位对齐(bit alignment): 数据采样是否在正确的比特边界

- 字对齐(word alignment): 是否能正确识别数据帧的起始。

以下包含三个重要功能模块

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 模块           功能说明
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 Bit-slip    移动接收窗口，尝试位对齐
 相位检测    判断采样是否处于信号"眼图"中间
 Lock检测    判断数据是否对齐，是否可用
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bit-slip
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``bit-slip`` 是一种FPGA接收数据通道后手动"错一位"的机制，用于在不知道数据起始边界时，尝试不同的位移来找到正确对齐.
每次bit-slip会将串行数据窗口整体向后移动一位


相位检测
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相位检测主要有两类方法:

- 使用training pattern检测对齐

  - 发送端发送一个已知的pattern(例如0xBC, 0x55, 0xAA)

  - 接收端不断地slip, 直到识别出稳定匹配的模式

  - 可通过FSM检测pattern是否稳定


- 采样比较检测(Eye detection)

  - 分析高低电平变化间距，判断是否中心采样

  - 多用于更复杂的SERDES接收方案


lock检测
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lock通常指"成功对齐"的状态保持